硬件设计指南

BOOT配置

默认且仅支持从NAND Flash启动，对应的烧写与启动流程均基于此配置进行。

GPADC 与 PA 组的设计注意事项

电气特性与限制：GPADC 可检测的电压范围限定在 0～1.8V 之间。PA0～PA3 这组引脚额外复用了 TPADC 功能，如果当它们被当作普通 GPIO 或 LBUS 接口来用时，IO 电平的上限同样是 1.8V。

混用设计建议
在实际应用中，PA 口往往需要同时承担 GPADC 采集和普通 GPIO 或数字接口的功能，此时可以参考以下思路来分配：

1.接固定电平信号：如果某个信号本身不发生变化，比如 EN、RST 这类使能或复位信号，可以优先安排到 PA 口上，这种情况下基本不会对应用造成额外约束。

2.接有跳变的信号：如果信号需要来回翻转，尽量把它配置成输出方向。同时要注意信号频率不能超过 GPADC 通道的采样频率，并且最好避免周期性翻转——一旦信号频率和 ADC 采样率出现重叠，ADC 的采集结果就容易受到干扰。

3.接周期性跳变信号：如果确实需要接入周期性信号，除了保证信号频率低于 GPADC 采样频率之外，还要注意走线布局：让信号线尽量远离 GPADC 通道，并且 GPADC 信号全程做好包地处理。对于精度要求不高的 ADC 信号，可以放到 PA 口上使用。

通道选择：GPADC 通道的选用上，建议优先考虑 PA0～PA3 对应的 GPADC2。

LANEOUT电路设计

如需要使用音频功率放大器芯片时，可以将使能引脚添加下拉电阻，从而避免POP音的出现。

TF卡设计

针对SDC接口的硬件设计，有以下几点建议：SDC-CLK引脚无需外部上拉，且主控端应预留串联电阻及滤波电容的位置。外部设计SDC0-CMD与SDC0-DET电路时可省去上拉。此外，为保障信号质量，建议在SDC-DET信号线上保留串联电阻。

信号完整性设计

在信号完整性设计方面，需同时关注阻抗与等长要求。阻抗方面，USB2.0 差分阻抗应控制在 90ohm，MIPI-CSI、MIPI-DSI 及 LVDS 的差分阻抗均为 100ohm，SDIO 走线阻抗为 50ohm；天线馈线阻抗需控制在 50ohm，并做到左右包地、多打地过孔，其相邻层需挖空，第三层应作为完整参考地。等长方面，USB2.0 要求对内等长不超过 50mil、总长不超过 6000mil，与其他信号间距至少 10mil，过孔不超过 2 个；MIPI-CSI 要求对内等长在 5mil 以内、对间等长不超过 300mil，间距至少 15mil，过孔不超过 2 个；SDIO 的 D0～D3 及 CMD 需相对 CLK 做等长控制，误差不超过 300mil，间距至少 9mil，且 D0～D3 的过孔数量应尽量保持一致。

启动介质相关GPIO及GPADC使用限制

启动介质GPIO：PF0～PF5（SDC0）和PE1～PE8（SPI2）上电后会轮询启动介质，IO上可能出现高电平。不要把它们用作指示灯、喇叭、显示或外设供电EN，以免干扰启动或上下电时序。

GPADC限制：GPADC存在复用，内部漏电流随结温升高而增大，需限制使用。按复用关系分三类：低阻抗（GPADC0_0、GPADC0_[7:2]、GPADC1_[5:4]，共9通道）、超低阻抗（GPADC2全部通道）、高阻抗（GPADC0_1、GPADC0_[9:8]、GPADC1_[9:0]，共11通道）。为减小漏电误差，需限制外围分压电阻的阻值，即控制待测电压源的输出阻抗。

硬件资料可见网盘资料

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